特权同学

8位无符号数乘法运算HDL设计实例

8位无符号数乘法运算HDL设计实例原理分析加减乘除是运算的基础,也是我们在小学课堂里的重点必修课。乘除运算虽然对于我们今天来说还是小菜一碟,让计算机做起来也是九牛一毛不足挂齿,但是要真探究一下计算机是如何完

Qsys与uC/OS学习笔记6:任务切换-续

Qsys与uC/OS学习笔记6:任务切换-续uC/OS-II总是运行进入就绪态任务中优先级最高的任务。确定哪个优先级最高,下面要由哪个任务运行了,这一工作是由任务调度函数OS_Sched(void)完成的。当前就绪任务要交出CPU控制权并进行任务切换的相关操作都调用了OS_Sched(void)函数

Qsys与uC/OS-II学习笔记5:任务切换

Qsys与uC/OS-II学习笔记5:任务切换上个笔记提到调用任务延时函数后,系统将会进行任务切换,否则当前运行任务就会一直霸占着CPU的使用权。那么这个任务延时函数中到底有什么奥秘?调用它为什么能够让任务切换自如?这

Qsys与uCOS-II学习笔记4:任务状态与工作机制

Qsys与uC/OS-II学习笔记4:任务状态与工作机制前面一个笔记我们已经可以轻松的使用EDS提供的HAL构建一个uC/OS-II的模板工程,在这个工程里,所有和移植有关的问题都不用我们操心,我们只要放心的去设计我们的应用程序便可。而一个最简单的uC/OS-II工程也已经呈现在我们

Qsys与uCOS学习笔记3:Hello uC/OS-II

Qsys与uCOS学习笔记3:HellouC/OS-IIuC/OS-II(又名MicroC/OS)是基于嵌入式系统的完整的,可移植、可固化、可裁剪的可剥夺型实时内核,其已经广泛应用在航空飞行器、医疗设备、工业控制等可靠性和稳定性要求较高的场

Qsys与uC/OS学习笔记2:系统仿真

Qsys与uC/OS学习笔记2:系统仿真仿真在FPGA设计过程中举足轻重,在板级调试前若不好好花功夫做一些前期的验证和测试工作,后期肯定要不断的返工甚至推倒重来,这是FPGA设计的迭代特性所决定的。因此,在设计的前期做足

Qsys与uC/OS学习笔记1:与Qsys的第一次亲密接触

Qsys与uC/OS学习笔记1:与Qsys的第一次亲密接触从QuartusII11.0开始,喜新厌旧的Altera就不厌其烦的炒作SOPCBuilder的替代者Qsys。记得去年参加他们的研讨会时就已经搬上台面,版本12以后更是完全摒弃了SOPCBuider,如

基于SF-NIOS2开发板的uC/OS-II应用实例

基于SF-NIOS2开发板的uC/OS-II应用实例uC/OS-II(又名MicroC/OS)是基于嵌入式系统的完整的,可移植、可固化、可裁剪的可剥夺型实时内核,其已经广泛应用在航空飞行器、医疗设备、工业控制等可靠性和稳定性要求较高的

HDL代码书写规范

HDL代码书写规范虽然没有“国际标准”级别的Verilog或VHDL代码书写规范可供参考,但是相信每一个稍微规范点的做FPGA/CPLD设计的公司都会为自己的团队制定一套供参考的代码书写规范。毕竟一个团队中,大家的

《深入浅出玩转FPGA》第二版意见征求

《深入浅出玩转FPGA》第二版意见征求从编辑处获知,《深入浅出玩转FPGA》在出版三年之际,销量已经逾万,作为一本非教科书类的图书,FPGA技术又是电子技术的一个小分支,实

多一点余量,少一点尴尬

多一点余量,少一点尴尬设计余量,一点不让人陌生。如果没有记错,特权同学还在搞军工那会,对于电路的设计余量常常要求达到50%。对于大多数设计应用来说,这样的余量标准近乎浪费。在这个资源匮乏的节约型社会,也对工程师们提出新的思考,到底要不要余量

Synchronous模型和clock jitter

Synchronous模型和clockjitter晚上和BOSS一起去球场挥汗如雨了,我在努力多花一些时间熟悉新环境和我的新同事们。虽然最近一个多月都没怎么更新博文,不过多少还是积淀了一些值得分享的知识和经验,尤其是近来这一个月和老师傅一起debug了一个据说倒腾半年没解决的case

初识K60

初识K60记得去年TI研讨会上拿走了一套Cortex-M4的开发套件,至今没有派上用场,前些日子转手留给了同事继续咱未尽的事业。这次也是盛情难却,非常感谢Freescale的马莉姐,虽说咱对MCU不是很感冒,但从8051到MSP430再到

BJ-EPM CPLD入门套件VHDL例程5

--Filename﹕MUX16.vhd--Author﹕wuhouhang--Description﹕16位无符号数的乘法运算libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;entityMUX16isport(&nb

BJ-EPM CPLD入门套件VHDL例程4

--Filename﹕LED_SEG7.vhd--Author﹕wuhouhang--Description﹕2位数码管每隔640ms从0-F循环递增显示libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;entityLED_S
Baidu
map