TSB41LV04A_datasheet

●完全支持IEEE 1394-1995高性能串行总线标准以及P1394a补充协议

●可以完全共用IEEE 1394标准的FireWire和i.LINK

●完全适应OpenHCI需求

●提供四路每秒100/200/400Mbit传输率、完全兼容P1394a的线缆接口

●完全支持P1394a协议包括：线 路反跳、短复位仲裁、多速率仲裁、加速度仲裁、Fly-By串联、线缆禁能/悬挂/重启

●延长重启信号完全兼容Legacy DC器件

●在电池供电应用中低功耗特性包括：悬挂期间自动器件低功耗、器件低功耗终端、通过LPS禁能连接总线、并且低功耗下停止线缆工作

●极端低功耗睡眠模式

●节点电源分类信息发信号到电源管理系统

●实时检测线缆电源

●监视线缆端口线路条件以激活远程节点的连接

●提供软件控制争端位、电源分类位、连接激活控制位

●49.152MHz时钟下，通过2/4/8并行总线作为数 据总线和链路层（Link-Layer Controller）连接

●和3.3V或者5V供电的链路层芯片都可以连接

●和3.3V或者5V供电的物理层芯片都可以连接

●使用低成本24.576MHz晶振进 行100/200/400Mbit/s的数据传输，链路层时钟49.152MHz

●引入本地时钟数据重新同步

●逻辑控制系统初始化和仲裁功能

●编解码功能包括数据锁存位编解码

●每路线缆相互隔离

●单一3.3V供电系统

●低成本高性能80脚TQFP封装

描述：

TSB41LV04A提供基于IEEE 1394网络的4线缆节点数字和模拟传输功能。每路线缆端口合并成两个差分线传输。收发器电路包括了线路条件监视器， 该监视器用于决定连接状态、初始化和仲裁、包接收和发送。TSB41LV04A设计 了总线用于和链路层连接，例如TSB12LV21、TSB12LV22、TSB12LV23、TSB12LV31、TSB12LV41、TSB12LV42或者TSB12LV01A。

TSB41LV04A仅仅需要一个外部的24.576的晶振作为参 考时钟。外部时钟也许可以替代晶振。内部振荡器驱动一个内部锁相环（PLL），以产生所需要的393.216MHz的参考信号，这个参考信号被内部用于控制向外传输编码滤波和数据信息的时钟信号。49.152MHz时钟信号提供给相连接的链路层，以此同步两个芯片并且重新同步接收到的数据。当使能低功耗终端（PD terminal）为高，就停止该芯片（PLL）的工作。

TSB41LV04A在本身和数据链路层芯片之间提供一个可选的隔离屏障。当ISO#输入终端连接到高电平，数据链路层总线输出正常。当ISO#终端连接到低电平，内部区分逻辑使能，输出驱动以使得它们通过电容性的或者变压器流电隔离屏障连接。TI总线占有者隔离操作时，必须把物理层的ISO#终端置高。

线缆端口传输的数据位被数据链路层芯片接收是通过2、4或8条（取决于所需要的传输 速率）并行通道，其内部锁存同步是使用TSB41LV04A的49.152MHz系统时 钟。这些数据位被连续的组合、编码和传输在98.304、196.608、393.216Mbit/s(分别对应S100、S200、S400速率)。传输期间，编码数据信 息被差分传输在TPB线缆对上，而编码滤波信息被差分传输在TPA线缆对上。

在包接收期间，接收线缆的TPA和TPB发射机禁能，而该线缆的接收机使能。编码数据信息被接收到TPA线缆对上，而编码滤波信息则被接收到TPB线缆对上。接收数 据滤波信息被译码以复原接收时钟信号和连续数据位。连续数据位被分离成2、4或8位并行数据流（取决于指定的数据传输速率），并且通过49.152MHz的本地系统时钟重新同步后发送给相连接的数据链路层芯片。接收数据同样传输（重复的）在其它激活（连 接）的线缆端口上。

在初始化和仲裁时为了监视线路状态，TPA和TPB线缆总线合并差分比较器。这些比较器的输出通常用于内部逻辑决定仲裁位。TPA通道监视着引入线缆的通用模式电压，这个通用模式电压值用于在仲裁期间设置下一个传输包的速率。此 外，TPB通道监视着TPB对上的引入线缆通用 模式电压（远程提供的当前绞线对偏置电压）。

TSB41LV04A提供一个在TPBIAS终端上1.86V名义上的偏置电压。物理层包括4个独立的TPBIAS电路。这个偏置电压，通过远程接收机线缆指定当前激活连接。必须用1.0uF的外部滤波线缆稳定这个偏置电压。

TSB41LV04A运转在高阻抗电流模式的线性驱动器，需设计外部112Ω线性终端电阻网 络以匹配110Ω线缆阻抗。这样的网络给每个绞线对线缆提供。每个网络由一对连续连接的56Ω电阻组成。直接连接到绞线对A终端的电阻对正中 央被连接到其相应TPBIAS电压终端。直接连接到绞线对B终 端的电阻对正中央通过并联参考值为5KΩ和220pF的R-C网络而接地。当并行连接到内部接收电路，设计外部线性终端电阻值必须和标准规格相匹配。在R0和R1终端连接一个外部电阻设置到其它内部工作电流 的输出驱动电流。这个电流设置电阻值设定在6.3KΩ±1%。 也可以通过放置一个6.34 KΩ±1%电 阻再并联上一个1MΩ电阻来完成。

当TSB41LV04A供电关闭，而绞线对电缆仍连接，TSB41LV04A传输 和接收电路将向电缆呈现高阻抗并且在其它电缆末端不加载TPBIAS电压。

当TSB41LV04A有一个或多个端口没有挂到连接器上，绞线对终端未使用端口必须被可靠的终止运转。对于每个未使用的 端口，TPB+和TPB-终端应该被一起下 拉到地，或者TPB+和TPB-终端应该连接到建 议的终端网络。未使用端口的TPA+、TPA-和TPBIAS终端也可以留着不连接。TPBIAS终端应该连接1uF电容到地或者悬空。

TESTM、SE和SM终端用于各种各样的生 产测试环境。对于正常操作，TESTM终端应该被连接到VDD，SE应该通过1KΩ电阻连接到地，而SM应该被直接接地。

四个终端包被用于作为输入，以设置self-ID包的四个配置状态位的缺省值，接高或者低表示设备设计的不同功能。PC0-PC2终端被用于指定节点的缺省电源分类状态（电缆电源需求或者电缆供电能力）。参考表9电源分类编码。C/LKON终端被用于作 为一个输入，指定同步资源管理器或者总线管理器的竞争节点。

TSB41LV04A支持IEEE P1394a规 范的悬挂/重启操作。悬挂机制允许直接连接端口对被放置在低功耗保存状态（悬挂状态），而保持分割总线间的端口 连接。在悬挂状态下，端口不能够传送或接收事务包。然而，悬挂状态的端口能够检测连接状态的变化并检测随之而来的TPBias。当TSB41LV04A的所 有四个端口处于悬挂状态（除了能带隙参考发生器和偏置检测电路处于低功耗模式）将进入蓄能状态。更多的悬挂/重启操作的细节信息参考P1394a规范。

传输和接收端口电路在低功耗 （PD输入终端置高）、复位（RESET#输 入终端被拉低）、没有线缆连接到端口、或者内部逻辑仲裁控制期间被禁能。在低功耗、复位、或者端口被数据链路层命令禁能时，TPBias输出也被禁能。

当没有绞线对端口接收引入偏 置（例如，它们或者没有连接或者悬挂中），CNA(未激活线缆)输出终端被置高，并随LPS一起决定TSB41LV04A何时进入低功耗状态。当PD终端被置高，CNA检测电路使能（不管管脚的先前状态），上拉激活RESET#终端并增强TSB41LV04A内部逻辑的复位。

LPS（连接电源状态）终端 随C/LKON终端管理节点电源的使用。来自数据链路层的LPS信 号关联LCtrl位以指示数据链路层的激活/电 源状态。LPS信号也被用于复位、禁能以及初始化物理层-链 路层总线（物理层-链路层总线由LPS输入 独自控制，而不管LCtrl位的状态）。

LPS输入持续保持低电平2.6us就被认为未激活，将以其它方式激活。当TSB41LV04A检 测到LPS未激活，它将把物理层-链路层总线设置为低功耗 复位状态，此时CTL和D输出将处于逻辑零状态而LREQ输入将被忽略；然而，SYSCLK输出仍被激 活。如果LPS输入仍然为低电平超过26us，物理层-链路层总线进入低功耗禁能状态，此时SYSCLK输出也保持 未激活。物理层-链路层总线在硬件复位期间也保持未激活状态。TSB41LV04A将 持续正常网络操作必需的转发器功能，而不管物理层-链路层总线状态。当总线复位或者禁能状态并且LPS再次激活，物理层 将初始化总线并返回正常操作。

当物理层-链路层总线处于低功耗禁能状态，并且所有管脚未激活（未连接、禁能或悬挂）时，TSB41LV04A将自动进入低功耗模式。低功耗期间，端口状态决定了是否关闭TSB41LV04A内部时钟产生器和禁能各种电压和电流参考电路（一些相关电路必须仍然激活以检测新电缆连接、断开或引 入的TPBias）。当所有管脚未连接或禁能端口中断使能位，将进入最低功耗模式（终极低功耗睡眠模式）。当LPS输入被置高或者一个端口事件发生时，需要TSB41LV04A退 出低功耗模式并被激活对事件作出响应后者通报链路层事件。当TSB41LV04A处于 低功耗状态，LPS被置高之后7.3ms内SYSCLK输出将被激活。

物理层使用C/LKON终端向链路层通报上电和激活。激活时，C/LKON信 号发出大约163ns周期方波。当链路层未激活而一个唤醒事件发生，物理层激活C/LKON输出被激活。LPS输入未激活或者LCtrl为清零，链路层被认为未激活。