Quartus II Handbook, Volume 3 6-32

虚拟时钟Virtual Clocks

虚拟时钟是一个在设计中没有真正源或者说与设计没有直接关系的一个时钟。例如，如果一个时钟不是设计中的时钟，而仅 仅作为一个外部器件的时钟源，并且外部器件和该设计有输入或者输出的管脚，那么就认为这个时钟是虚拟时钟。

使用create_clock命令创造一个虚拟时 钟，对源选项没有指定值。

你可以使用set_input_delay和set_output_delay约束虚拟时钟。

Figure 6–20展示了Quartus II TimeQuest Timing Analyzer若要正确的分析外部寄存 器和内部设计逻辑之间的关系，在何处需要设置虚拟时钟的实例。虽然名为virt_clk的晶振没有和Altera器件直接相互作用，但是担当起了外部寄存器的源时钟的角色，所以时钟virt_clk必须申明。

Example 6–6 展示了定义一个周期10ns，名为virt_clk，50%占空比，上升沿在0ns的虚拟时钟的命令。虚拟时钟用于作为输出延时约束的时钟源。

在你产生虚拟时钟之后，你可以执行register-to-register的分析报告（在Altera器件和外部器件的寄存器之间）。

Example 6–6. 虚拟时钟Example 1

#create base clock for the design

create_clock -period 5 [get_ports system_clk]

#create the virtual clock for the external register

create_clock -period 10 -name virt_clk -waveform { 0 5 }

#set the output delay referencing the virtual clock

set_output_delay -clock virt_clk -max 1.5 [get_ports dataout]

Example 6–7 展示了产生一个周期为10ns，占空比为50%，相移90度虚拟时钟的命令。

Example 6–7. Virtual Clock Example 2

create_clock -name virt_clk –period 10 –waveform { 2.5 7.5 }