这两天起早摸黑两个人的力量总算把这个项目搞定了，其实主要做的就是我的CPLD这一块，这都是第三周末了，算是实实在在的第一个自己的项目吧。该好好总结总结了，这两天调试的过程让自己成长了许多。

还是想写点什么把自己的感悟都记录下来吧，我想这对自己是一笔宝贵经验的积累。

• 无论谁做的板子，一块板子拿过来最好自己测测重要的线路是否确确实实的连通了，当然了如果你只是做软件的，那么这个工作一定是会有人给你做好的。只有保证硬件万无一失的情况下继续才有意义。
• 晶振不是频率越高越好，够用就好。我这是对CPLD/FPGA开发而言，如果频率高了，而你的设计中又只能要慢一些的时钟，那么你只有做分频，这样对硬件资源是一种浪费，有时对资源比较少的CPLD/FPGA更是需要有这种考虑。
• 无论做什么芯片或是液晶的通信，时序一定要认真看，协议一定要吃透来。即使你做过很多类似的器件通信，但是总有不一样的地方，有些地方是容不得半点马虎的。与其最好一点一点的挑毛病，不如一次性认认真真的通过。
• 利用MCU（我应该是指的51系列的吧）拓展的RAM进行寻址读写的时候，WR拉底后大约160ns附近（更确切的时间手头没有器件可以测得）的总线数据是稳定的，这个我们也是费了好大功夫才发现的，当然这对于MCU编程人员来说无关紧要，但是如果你是做CPLD/FPGA开发，如果你的CPLD/FPGA要做成MCU的扩展RAM，我想这一点你是必须明白的。
• CPLD/FPGA的I/O脚在硬件设计的时候一定要把相关的器件的管脚都分配到临近区域，否者你在HDL设计的时候会吃苦头的。如果相关的管脚距离拉远了，会耗费加倍的布线资源。

希望我的一点经验认识能让大家都能有所启示吧。