SDRAM时钟频率与相移更改

由于我们第二个系统工程一开始的时候只是用了50MHz的工作频率（我们所使用的SDR SDRAM标称最大数据吞吐量高达133MHz），没有能够充分发挥SDRAM的性能。因此，这里我们要尝试把FPGA频率提高到100MHz以验证我们 前面的分析和约束是否可以让系统稳定运行。

如图5.31和图5.32所示，分别对SOPC Builder中PLL的c1/c2时钟做100MHz输出的设置，同时c2（sdram_clk）的相移暂时设置为5ns（随意取值，后面分析中会重新调整到一个合理的值）。

图5.31

图5.32

注意重新设置PLL后要再次点击Generate生成新的系统，然后回到Quartus II中进行一次全编译。