Debussy学习笔记（一）
学习FPGA以来，一直是用Modelsim作为仿真调试工具，前几天在同事那儿看到了一个新工具：Debussy，看她用的相当顺手，而且工具本身也相当好用，有很多Modelsim不具有的功能，然后就立马上网下载了Debussy软件和相关教程
发表于 2012/11/25 19:52:19
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【赛灵思FPGA】三招解决high fanout
Fanout，即扇出，模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为netdelay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或
发表于 2012/11/20 13:23:40
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【赛灵思FPGA】如何选择复位方式
在一个FPGA项目设计之初，全局网络的建立至关重要，其中包括时钟网络和复位网络。而通常设计者对时钟网络的规划尤为小心，可却忽视了复位网络，这个复位跟时钟一样也是一个覆盖全局、高扇出的信号，如果处理不当也会导
发表于 2012/11/13 17:55:34
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【赛灵思FPGA】DSP in FPGA：FIR滤波器FPGA实现结构——方法比较
在DSPinFPGA:FIR滤波器设计（二）、（三）、（四）中分别讲解了直接型、转置型和脉动型结构FIR滤波器的实现方法，这三种结构是FPGA实现中比较常用的方法，以下对这三种结构做一个比较：
发表于 2012/11/13 17:52:26
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【赛灵思FPGA】DSP in FPGA：FIR滤波器FPGA实现结构——脉动型
这节主要讲解脉动型(Systolic)FIR滤波器设计。脉动型FIR滤波器是对直接型的升级，在每个操作后都加入流水线级，每个动作都打一拍，就跟心脏跳动一样，因此称为脉动型
发表于 2012/11/12 10:25:35
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【赛灵思FPGA】DSP in FPGA：FIR滤波器FPGA实现结构——转置型
这一节主要讲解一下转置型FIR滤波器实现。FIR滤波器的单位冲激响应h(n)可以表示为如下式：对应转置型结构的FIR滤
发表于 2012/11/8 10:43:05
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【赛灵思FPGA】DSP in FPGA：FIR滤波器FPGA实现结构——直接型
FIR滤波器根据输入数据速率的不同可分为串行结构、半并行结构和全并行结构。串行结构的FIR滤波器是将并行数据串行输入，所需的DSP资源较少，但是数据吞吐率较低；而全并行结构的FIR滤波器数据是并行输入，滤波系数的个
发表于 2012/11/1 13:43:29
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【赛灵思FPGA】DSP in FPGA：FIR滤波器基本理论
FIR滤波器广泛应用于数字信号处理中，主要功能就是将不感兴趣的信号滤除，留下有用信号。FIR滤波器是全零点结构，系统永远稳定；并且具有线性相位的特征，在有效频率范围内所有信号相位上不失真。在无线通信收发机中的
发表于 2012/10/30 17:51:08
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【赛灵思FPGA】DSP in FPGA：开方运算
专题五：开方运算开方运算虽然不像加法、乘法那么常用，但是也有其用武之地。在去年的一个项目中，笔者负责的模块中就使用了开方运算，开始时使用的是Altera的IPCore，验证模块使用没有问题；但是因为平台转换，需要转换到Xilinx的平台，许多IPCore也需要转移，最后干脆
发表于 2012/10/26 13:03:34
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【赛灵思FPGA】DSP in FPGA:除法器
专题四：除法器除法运算也是数字信号处理中经常需要使用的。在FPGA设计中，通常为了简化算法，通常将除法近似为对数据进行移位操作即除数是2的整数次幂，因为在FPGA中进行移位很容易，比如右移2位相当于除4；但是在某
发表于 2012/10/22 9:46:52
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【赛灵思FPGA】Xilinx的增量编译技术
通常FPGA工程师编译较大的工程时比较头疼，因为编译时间非常长，常常需要花费几个小时，如果是在调试阶段，每次修改一个错误需要几小时，这样效率就非常低。导致编译时间较长的原因有两点：1.设计中资源利用比较大，sy
发表于 2012/10/16 19:42:24
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【赛灵思FPGA】巧用FPGA中资源
随着FPGA的广泛应用，所含的资源也越来越丰富，从基本的逻辑单元、DSP资源和RAM块，甚至CPU硬核都能集成在一块芯片中。在做FPGA设计时，如果针对FPGA中资源进行HDL代码编写，对设计的资源利用和时序都有益。下面主要讲
发表于 2012/10/8 18:09:34
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【赛灵思FPGA】（再续）Xilinx 7系列FPGA使用之CLB探索
最近有幸与Xilinx的FAE交流了一次，收益颇多，其中讲到了XilinxFPGA的内部结构，进一步加深了我对FPGA的认识。在Xilinx7系列FPGA使用之CLB探索和（续）Xilinx7系列FPGA使用之CLB探索中学习了CLB结构，竟然忽略了一个重
发表于 2012/9/26 14:09:59
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【赛灵思FPGA】Xilinx 7系列FPGA使用之CLB探索【续】
在Xilinx7系列FPGA使用之CLB探索中研究了CLB的结构，并主要讲述了SLICEM扩展移位寄存器的使用。另外SLICEM还可扩展成分布式RAM，此处就补上对分布式RAM使用的说明。
发表于 2012/9/20 16:42:56
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【赛灵思FPGA】【原创】信号去直流方法
利用FPGA进行数字信号处理时，信号中的直流分量通常需要去除，而直流分量在AD前段就存在，如果采用模拟电路去除直流分量比较复杂，因此通常在AD后端数字域去除直流分量。在FPGA中，常规去直流的方法是先对信号进行累加
发表于 2012/9/19 9:00:17
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