【赛灵思FPGA】Xilinx的增量编译技术
通常FPGA工程师编译较大的工程时比较头疼,因为编译时间非常长,常常需要花费几个小时,如果是在调试阶段,每次修改一个错误需要几小时,这样效率就非常低。导致编译时间较长的原因有两点:1.设计中资源利用比较大,sy
发表于 2012/10/16 19:42:24
阅读(2457)
Copyright © 2005-2020 kaiyun官方注册版权所有京ICP备10017138号