原文：http://blog.sina.com.cn/s/blog_6d784f8e0100t1kk.html几乎每个FPGA设计都离不开复位，但很多工程师都没有真正关心过复位的设计。当你遇到一些奇怪的问题，也许就是由复位不当引起的。对于同步单元，可以选择同步复位、异步复位或者不复位。有些人对不复位存有疑

2012年4月3日，终于下决心写点关于fpga的东西了。感觉fpga方面知识又涉及比较广泛，一些基础教材又往往不全面。所以准备有空就写点，做个入门方面的资料，也是对自己以前的做点总结。现在只准备写xilinx方面，语言是verilog，其他公司的工作很少用到，就懒得看手册了。

ChinaAET网站的“FPGA/CPLD小组”正在举行“你提问，特权答，还有特权新书拿！！”活动，欢迎广大网友热情参与！活动请见：http://group.chinaaet.com/273

在40nm工艺节点，Altera率先推出高端FPGA占领市场。在28nm工艺节点，Altera保持其优势，在3月7日，Altera宣布开始交付业界第一款高性能28nmFPGA量产芯片—StratixVFPGA。该系列FPGA目前已有8个型号开始量产。Altera于2011年4月开始发售业界第一款高端28nmFPGA工程

1.1概述在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此，FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器

ByRichGhiorse引言现今，电子系统往往具有许多不同的电源轨。在采用模拟电路和微处理器、DSP、ASIC、FPGA的系统中，尤其如此。为实现可靠、可重复的操作，必须监控各电源电压的开关时序、上升和下降速率、加电顺序以及幅度。既定的电源系统设计可能包括电源时序控制、电

最近开始学FPGA，其实一年前就准备要学了，但是因为其他一些事情耽误了。最近终于下定决心要开始学了，即使不能保证以后天天有空，但也要不间断的坚持下去。今天，首先熟悉了一下quartusII的使用流程，算是基本会用最简单的用法了，虽然很菜菜，但对我来说已经算进步了

现象一：我们这系统是220V供电，就不用在乎功耗问题了？点评：低功耗设计并不仅仅是为了省电，更多的好处在于降低了电源模块及散热系统的成本、由于电流的减小也减少了电磁辐射和热噪声的干扰。随着设备温度的降低，器件寿命则相应延长（开云棋牌官网在线客服器件的工作温度每提高10度

现象一：这些拉高/拉低的电阻用多大的阻值关系不大，就选个整数5K吧？点评：市场上不存在5K的阻值，最接近的是4.99K（精度1%），其次是5.1K（精度5%），其成本分别比精度为20%的4.7K高4倍和2倍。20%精度的电阻阻值只有1、1.5、2.2、3.3、4.7、6.8几个类别（含10的整数倍

尽管FPGA为嵌入式设计带来了强大的功能与灵活性，但额外的开发流程也给设计工作增加了新的复杂性和限制问题。整合传统的硬件-FPGA-软件设计流程并充分利用FPGA的可再编程功能是我们的一个解决之道。随着FPGA技术逐步延伸至军事电子系统以及嵌入式电子产业的几乎全部领域

般认为VerilogHDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL要强的多写了第一个verilog程序，是一个加法器内容如下moduleadder(count,sum,a,b,cin);input[2:0]a,b;inputcin;outputcount;output[2:0]sum;assign{count,sum}=a+b+cin;endmodule开始

产品，还是通信行业、工业自动化、汽车电子、医疗器械等领域无处不在。从1985年第一颗FPGA诞生至今，FPGA已经过去了20多个年头，从当初集成几百个门电路到现在的几百万门、几千万门……，从原来的上千元的天价到现在几元的超低价，发生了翻天覆地的变化，所

指针是一个特殊的变量，它里面存储的数值被解释成为内存里的一个地址。要搞清一个指针需要搞清指针的四方面的内容：指针的类型，指针所指向的类型，指针的值或者叫指针所指向的内存区，还有指针本身所占据的内存区。让我们分别说明。指针的概念指针是一个特殊的变量，它

序列检测器是时序数字电路中非常常见的设计之一。它的主要功能是:将一个指定的序列从数字码流中识别出来。接下来就以设计“01101”这个序列的检测器为例，说明VerilogHDL语言的具体应用。设X为数字码流输入，Z为检出标记输出，高电平表示“发现指定序列&

综合中的延迟及关键路径图1中给出了常见的两个寄存器R1和R2之间的时序路径。R1和R2分别具有延迟Tck-q和Tsetup，TM和TN分别是M和N逻辑具有的延迟。B对R1来说是输出端口，输出延迟为Tsetup+TN，而对R2是输入端口，输入延迟为Tck-q+TM，于是这条单周期路径的总延迟为Tck-q+