实验室的东西又要开始做了，改进之前的东西。平台：上位机：基于mfc的对话框的界面vc6.0dsp：TMS320F28335软件平台：ccs3.3FPGA：cycloneIIIEP3C25Q240C8软件平台：quartusII11.1主要原理如下：这是暂时实现的功

完成了试验一，这次的实验是要测出距离并且要在数码管上显示出来。这个实验最关键的地方就是测出回响电平的高电平的宽度。先不考虑容错性等问题，单纯的考虑实现功能。assignstart=echo_reg1&~echo_reg2;//posedgeassignfinish=~echo_reg1&echo_reg2;//ne

硬件平台：CycloneIIEP2C5Q208C8+DYP-ME0071：超声波原理DYP-ME007超声波测距模块可提供3cm--3.5m的非接触式距离感测功能，图1为DYP-ME007外观，包括超声波发射器、接收器与控制电路。其基本工作原理为给予此超声波测距模块一触发信号后发射超声波，当超声波投射到物体

CB可真够快的，竟然提前焊接好了。我利用上班午餐时间在公司悠悠然的焊接好FPGA，加上电源芯片，VGA驱动芯片，LCD1602等，见下图虽有点丑，但还是遇到问题了，JTAG无法下载程序，AS下载程序后无法运行！！！然后再次寻找问题点分析问题思路：1、检查电压是否正常。2、首

基础知识：verilog不可综合语句（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout

目的：掌握函数在模块设计中的使用。与一般的程序设计语言一样，VeirlogHDL也可使用函数以适应对不同变量采取同一运算的操作。VeirlogHDL函数在综合时被理解成具有独立运算功能的电路，每调用一次函数相当于改变这部分电路的输入以得到相应的计算结果。下例是函数调用的

原理图已经画好，开始pcb工作了，大致的布局方向更新到PCB去后，144pin的FPGA还有一个145pin，尼玛的，坑死了，把他接地还是绿色警告能不能不这么坑EQFP封装E:PlasticEnhancedQuadFlatPack(EQFP)

最近同事做了一个FPGA板子，高低温下面一直出问题，找我帮忙解决，由于我的古道热肠，我也就答应了，于是答应晚上空闲的时候帮他弄。开始我让他把他的板子上面的电源什么的，都调试好，

1、尽可能详细的告诉FPGA编译器所有输入信号的时序关系。因为FPGA的输入对编译器来说是不可预知的，当源头未知的时候，编译的所有结果都会变的随机不可靠。所以我们需要通过约束文件告诉编译器所有输入信号的属性（1）时钟：比如输入时钟的频率

笔者曾在网络上，看到一位牛人在博客中这样说过：“FPGA是电工的高级工具，掌握了它，你可以认为掌握了整个电子世界。”所谓，FPGA无所不能，就目前而言，的确已经成为了现实，更何况FPGA最新潮流——嵌入双核28nmCortex-A9ARM。从此刻开始，FPGA可以说是涵盖了AR

赛灵思继2013年11月初发货业界首款20nm芯片KintexUltraScale后(http://www.chinaaet.com/article/index.aspx?id=216649)，继续积极推动其UltraScale器件的发货进程，于12月10宣布已提供有关Kintex中端和Virtex高端20nmUltraScale系列的详细器件

FPGA开发中，一种最常用的复位技术就是“异步复位同步释放”，这个技术比较难以理解，很多资料对其说得并不透彻，没有讲到本质，但是它又很重要，所以对它必须理解，这里给出我的看法。讲到这个之前，我们要先熟悉recoverytime和removaltime的概念。如下图：对于异步复

任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。我们的

就在ARM大行其道之时，英国又出现了一家做微控制器架构的公司——XMOS。XMOS是一家年轻的无晶圆厂开云棋牌官网在线客服公司，其实时多核微控制器技术——xCore是从布里斯托大学分离出来的。据xMOS公司企业传播总监AndyGothard介绍，x

Altera在第10代产品线一改在28nm工艺节点的低调，一次又一次重拳出击，抢占市场先机，抢尽老对手的风头。Altera在6月发布第10代产品路线图（http://blog.chinaaet.com/detail/32967.html）时，对记者一直追问的“采用Intel14nm三栅极工艺技术的Stratix10SoC将采用