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失控----FPGA去中心化设计 <三>

看了莫老师的回复,有必要写一篇来介绍NoC的network实现的方式,也就是第一篇中的箭头连线,虽然很复杂,很难讲清楚。
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失控----FPGA去中心化设计 <二>

资源是有限的,怎样才能做到资源利用率最大化?比如FPGA里面有个RAM,一般...
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CS大法好之翻转篇——谁高兴了?

今天和一个大四要毕业的学生聊天,该生父母是某航天设计院的高工。该生平时上课时油嘴滑舌,不过经常提出一些很新颖的观点。不过今天一番话,让我认识到了这90后里面有见识的是真有见识。相比很多读了N年书依然处于“懵逼”状态的
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例说FPGA连载101:双摄像头图像采集之板级调试

例说FPGA连载101:双摄像头图像采集之板级调试① 连接好硬件,SF-VIP1核心板 + SF-VGA子板 + VGA显示器 + 两个SF-MT9D111子板,并且给VIP核心板上电。② Quartus II软件打开光盘目录“…\prj\...
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例说FPGA连载100:双摄像头图像采集之ddr_avl_bridge.v模块代码解析

例说FPGA连载100:双摄像头图像采集之ddr_avl_bridge.v模块代码解析特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1c0nf6Qc 该模块用于衔接DDR2控制...
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失控----FPGA去中心化设计

最近在看KK的《失控》,KK的观点刚好切合FPGA目前的发展------去中心化设计。这篇文章就来讲讲去中心化设计。
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例说FPGA连载99:双摄像头图像采集之功能概述

例说FPGA连载99:双摄像头图像采集之功能概述特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1c0nf6Qc 本实例功能框图20.1如下所示。摄像头为Micron自带ISP的...
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基于ALTERA实现的8位verilog加法器

明德扬至简设计法设计的8位加法器
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明德扬至简设计法设计的IP核加法器

明德扬至简设计法设计的IP核加法器,在Quartus II 和ISE中都有加法器的IP core,可以完成无符号数和有符号数的加、减法,支持有符号数的补码、原码操作及无符号数的加、减操作,引入了最佳流水线操作,可以方便的为用户生成有效的加法...
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基于ALTERA实现的8位串行乘法器

明德扬至简设计法设计的8位串行乘法器,利用左移,然后相加,根据二进制数的权位来决定左移几位,实际上乘法结果就是被乘数乘以每一位乘以模(10)的N次方的累积和。
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基于ALTERA实现的4位流水线乘法器

明德扬至简设计法设计的4位流水线乘法器,比串行乘法器速度快很多。
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基于ALTERA实现的16位复数乘法器

明德扬至简设计法设计的16位复数乘法器,比一般乘法器更加节省乘法器资源。
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例说FPGA连载98:基于HDMI的AV采集显示之板级调试

例说FPGA连载98:基于HDMI的AV采集显示之板级调试特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1c0nf6Qc ① 参考装配说明完成装配,给VIP核心板上电。② 下载例程所在的“…\e...
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例说FPGA连载97:基于HDMI的AV采集显示之hdmi_controller.v模块代码解析

例说FPGA连载97:基于HDMI的AV采集显示之hdmi_controller.v模块代码解析特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1c0nf6Qc 该模块产生多分辨率的HDMI显示驱...
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例说FPGA连载96:基于HDMI的AV采集显示之Verilog代码解析

例说FPGA连载96:基于HDMI的AV采集显示之Verilog代码解析特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1c0nf6Qc 本实例分为4个层级,大大小小共计25个模...
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