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Wishbone总线地址译码
在很多总线标准中，从设备必须译码所有的地址，这称为全地址译码。比如在PCI总线中，每一个从设备都必须具有32位的地址输入，并对这32位的地址进行译码以确定如何响应主设备的请求。 片上总线规范比如Wishbone规范支持部分地址译码。在部分地...
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Wishbone共享总线连接示例
Wishbone共享总线连接与点到点连接同样重要。在本例中，两个主设备和两个从设备通过SYSCON实现了共享总线连接，在后续章节中，我们将使用该例子对Or1200进行基本RTL验证。系统复位后，一个或者多个主设备通过置高CYC_O请求使用总...
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Wishbone总线从设备接口示例
一个8比特从设备 前文曾经指出，Wishbone总线规范是"轻量级(Lightweight)"规范，它实现起来非常简单紧凑，接口需要的互联逻辑非常少。这里给出一个Wishbone从设备的一个例子，如图21所示。该从设备由一个与门和8个D触发...
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Wishbone总线规范对IP文档的要求
为了简化设计复用，Wishbone规范要求遵守Wishbone规范的IP必须同时给出Wishbone规范要求的文档。文档的作用是帮助用户理解该IP的操作以及如何将该IP核与其他IP互联。 遵守Wishbone规范的IP的文档中必须写明： ·...
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Wishbone总线地址增加突发结束方式
地址不变突发是一个总线周期，在这个总线周期中完成多次操作，但是地址递增的。地址的单位增加值取决于数据总线的宽度和粒度。对于粒度为8比特的数据总线，当数据总线宽度为8，地址每次增加1；当数据总线宽度为16，地址每次增加2；当数据总线宽度为32...
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Wishbone总线地址不变突发结束方式
地址不变突发是一个总线周期，在这个总线周期中完成多次操作，但是地址不变。地址不变突发的典型应用是以DMA方式读/写FIFO。主设备在时钟的某一个上升沿将CTI()置为3’b001后，下一个周期的操作必须与本周期，包括SEL_O()信号也不能...
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Wishbone总线突发结束方式
突发结束(CTI_O=3’b111)表示当前操作是当前突发的最后一次操作，主设备在当前操作结束后紧接着的时钟周期不再发起操作。 图26给出了CTI_O=3’b111的用法。图中共有3次操作。第一次操作和第二次操作是一个突发操作的一部分。第一...
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Wishbone总线寄存反馈周期结束方式
在Wishbone寄存反馈周期结束方式中，主设备需要事先通知从设备操作下一时钟周期是否将发起新的总线操作，这是通过周期类型识别地址标签CTI_O()/CTI_I()和突发类型扩展地址标签BTE_O()/BTE_I()完成的。主设备和从设备必...
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Wishbone总线同步结束与异步结束对比
为了实现在给定时钟频率下的最大可能吞吐量，Wishbone采用了周期异步结束方式。这样做的结果是从主设备的STB_O到从设备的ACK_O/ERR_O/RTY_O再到主设备的ACK_I/ERR_I/RTY_I输入形成了一个异步回路，如图23。...
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Wishbone总线周期之数据组织
说明：本节内存B.4版的Wishbone手册写的比较繁琐，没有像前文一样继续翻译。数据组织是指数据的传送顺序。目前常见的32为处理器的数据总线粒度为1字节，在传送时，一个32位数据的最高字节可以放在数据总线的最低8位传送，也可以放在数据总线...
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Wishbone总线周期之RMW操作
在操作系统中，有一种重要的进程间的同步机制称作信号量机制。信号量即当前可用资源的计数。信号量是一个用来实现同步的整型或记录型(Record)变量，除了初始化外，对它只能执行等待和释放这两种原子操作。一次对信号量的等待操作是获得信号量的过程...
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Wishbone总线周期之块写操作
标准块写操作图17显示的是一个标准的块写周期时序图。块写周期可以在每一个时钟周期完成一次数据传输。但是，本例中显示了主机和从机插入等待状态以控制数据传输速率的情况。图中一共显示了5个传输。第二次传输后，主机插入了一个等待状态。第四次传输后，...
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Wishbone总线周期之块读操作
块读/写操作每次读/写数据多次。块读/写操作实际上是由顺序进行的多个单次读/写操作（called phase）组合而成的。这一功能在多主机互联的情况下非常有用。例如，如果从机是一个共享的双端存储器，则仲裁器可以判断主机操作是否结束，因此另一...
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Wishbone总线周期之单次写操作
标准单次写周期12显示的是标准单次写周期的时序图。图12 标准单次写周期总线协议的执行流程如下：时钟上升沿0：·主机将有效地址置于ADR_O()和TGA_O()上；·主机将有效数据置于DAT_O()和TGD_O()上；·主机将WE_O置位，...
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Wishbone总线周期之单次读操作
单次读/写操作每次操作只完成一次读或者写，是最基本的Wishbone总线操作方式。规则3.75：所有支持单次读或者单次写周期的，主机和从机接口都应满足下文给出的相关时序要求。允许3.50：Wishbone主设备或者从设备也可以不支持单次读/...
