多初学者学习FPGA基本上都是沿用单片机或者ARM的C语言开发思想，编写好HDL程序，直接综合、MAP、PAR然后产生下载文件，直接下载到开发板上调试。有些人可能会进行一些功能仿真或者使用嵌入式逻辑分析仪来简单的分析一下时序。当设计规模较小，系统运行频率较低的时候，这样的开发过程可能不会带来什么问题，但是当设计规模稍微大一点，频率稍微高一点呢？可能就会出现各种意想不到的问题……

马上要开学了。开学不但是学生痛苦，老师更痛苦。因为老师是不能逃课的……才当老师那一两年还经常打打游戏啥的，后来基本上就不打了。为啥啊，因为不能逃课容易坑队友啊！

静态时序分析是FPGA设计中非常重要的一个过程，也是很多FPGA初学者难以理解的地方。写这篇博文的主要目的是，对我最近的所学、所思做一个简要的总结；同时和大家分享一下我的一些想法，博文中可能存在一些

FPGA写代码写久了需要点技巧。程序健壮性，稳定性很需要考虑。 比如说一个例子，把一个RAM的数据写入另外一个RAM中。 新手肯定是读一个写一个。关键问题是，RAM的厂家的IP读数据过程是会有一个时钟或者2个时钟延时问题。所以...

其实除法器并不是什么新鲜玩意了，网上关于除法器的博文也多了去了，也有好几种设计方法。有的挺实用，有的应用范围很有限，很难应用于大规模的程序设计中。今天要介绍的也表示什么高级算法，网上之前也有很多人讨论过了，不过基本上都是抄来抄去，有的里面甚至还存在错误，有的只是跑了遍功能仿真，提供的程序也存在较多的错误或者不合理的地方。其实，我也没干什么事，只是把前人的结果总结整理了一遍，把相关的程序规范了一下，

查资料最悲催的是什么？查来查去发现有用的东西都是自己以前写的。比查到自己以前写的东西的

如本篇博文的标题所示，今天要聊的是高级一点的内容：利用TCL脚本（do文件）管理ActiveHDL RTL仿真流程。标题中的（一）表示，后续可能还会继续发布关于ActiveHDL 另外两种仿真流程的TCL脚本控制方法以及Modelsim软件的相关内容。

首先，简单介绍一下Prefetch技术。所谓prefetch，就是预加载，这是DDR时代提出的技术。在SDR中，并没有这一技术，所以其每一个cell的存储容量等于DQ的宽度（芯片数据IO位宽）。【关于什么是cell（存储单元，可以去看一下，我之前的博文：http://blog.chinaaet.com/justlxy/p/5100051913 ）】 进入DDR时代之后，就有了prefetch技术，

边沿型触发器的输出有两个稳定状态: 高电平或者低电平。为保证可靠操作, 必须要满足触发器的时序要求，也就是我们熟知的建立时间和保持时间。如果输入信号违反了触发器的时序要求, 那么触发器的输出信号就有可能会出现非法状态---亚稳态。亚稳态是一种不稳定状态,在一定时间后, 最终返回到两个稳定状态之一。

Diamond文件类型介绍

在写《一种神经网络的FPGA实现》前写下这篇，做一个技术铺垫，免得思维曲线太陡。