学习博客：http://lhtao31.blog.163.com/blog/static/2972647020103814044158/　　最近在学习调试摄像头，配置OV7670摄像头采集到的数据是RGB565，移植别人的代码，从ZYNQ移...

在使用basys3进行摄像头配置的时候出现了如下问题，最后经上网查阅资料最后得以解决，出现这个问题的原因是，遇到上面的问题是因为我们将外部输入的一个时钟管脚 OV7670_PCLK(摄像头输出给FPGA的像素时钟)分配到了一个普通的...

前面的文章中，有提到过（http://blog.chinaaet.com/justlxy/p/5100052121）： 一般情况下，使用实际需求的FREQUENCY/PERIOD值作为约束条件是一个很好的习惯和选择。但是也有的场合，需要将约束设置得高一点，以测试当前的设计的最高性能等参数。此时，设计者在设置时钟约束的时候，可以使用PAR_ADJ选项，以避免过约束带来的问题。

很多人写fpga代码都会用到状态机，尤其是读取FIFO的数据更是需要状态机的过程分析。 关键问题一个读取数据效率问题，这个涉及到FIFO的后端读取或者前端写入效率问题。 经常看到很多FIFO的读取或者写...

今天，来聊一聊本次连载博文的最后一个内容（至少暂时是最后一篇）——Lattice的静态时序分析工具介绍，Lattice Timing Analysis View。其实Timing Analysis View也不是什么高级的玩意，基本上就是把PAR TRACE的Report搞成了一个GUI的形式，同时新增了一些横friendly的功能。个人而言，还是非常喜欢这个分析工具的，主要有如下几个方面：

如题，这篇博文来简单地聊一聊使用Lattice的IDE Diamond进行静态时序分析的一般步骤。

不知不觉，就第十篇了……所以决定偷个懒……这一篇直接就是英文的复制粘贴过来了……

这篇文章主要介绍三个内容，分别是： |-7、Timing Exception 1 — MULTICYCLE |-8、Clock over-constrained |-9、Timing Exception 2 — False Paths

例子依然是（一）中给出的例子，这篇博文主要聊的是 |-4、INPUT_SETUP |-5、CLOCK_TO_OUT |-6、CLKSKEWDIFF 这三个方面。

如题，这篇仍然使用的是上一篇所介绍的那个例子，主要分析的是两种案例： Insufficient FREQUENCY preference & Sufficient FREQUENCY preference，即不充分的频率约束和充分的频率约束。

前面的几篇讲了静态时序分析一些基本概念等内容，接下来将以一个实际的例子来简单地介绍一下使用Lattice Diamond IDE进行静态时序分析的几种基本案例。此部分博文主要翻译自Lattice的一篇叫做Timing Closure的文章（在Diamond的Start Page的页面中就可以找到），有兴趣的可以自己去下载阅读。

如题，这篇博文主要讨论的内容为Under-Constraining与Over-Constraining，即欠约束和过约束。

如题所示，这篇博文主要介绍一下综合过程中的一些时序约束技巧，具体的综合工具为Synplify Pro（LSE可能会在后面的博文介绍，可能……）。总的来说，Synplify Pro是一款功能非常强大的第三方综合工具，也是业界公认综合效率最高，最好用的综合工具，几乎所有的FPGA厂商都支持Synplify Pro。Lattice在其IDE Diamond中集成了Synplify Pro（For Lat

这一篇文章将通过一个简单的例子来介绍一下如何计算时序参数（Timing Requirements）。 在介绍例子之前，先讲一些基本的东西：一般情况下，在FPGA的设计过程中有三种类型的速度要求。分别是运行速度要求（Timing requirement）、数据传输速率要求（Throughput）以及数据潜伏期（Latency，很多人把他简单的翻译为延时，其实是不恰当的，因为Latency是和Del

静态时序相关博文连载目录篇：http://blog.chinaaet.com/justlxy/p/5100052092