对于这个系统的原理图的设计，首先应该明确的是fpgaI/O资源的分配，从而保证原理图的正确性。

小白学习了一下cyc iii handbook 中的Section II I/O interface一篇，对于相应的硬件电路有点不是很明白，上百度查找了不少相关I/O标准，比如LVDS、SSTL之类的。大概知道了I/O标准的相关常识。

通过对pin information for the cyclone iii ep3c5 这篇数据文档，总结出cyclone iii 的管脚资源的分类为以下四个种类：

1）电源/地：包括 内核电压（VCCINT）、I/O管脚电压（VCCIO）、锁相环电压（VCCA、VCCD_PLL）、地（GND、GNDA）。这一类管脚都是单用的。CYCLONE III 有8个BANK，其中每个BANK都有一个VCCIO，来决定这个 BANK中的I/O标准是多少伏电压。

2）时钟：时钟管脚可以单独接单端时钟，也可以作为差分时钟的其中一端来连接。

3）I/O： 一般I/O管脚都是可以服用和配置的，他们可以满足单端的I/O标准，同时也能配置成差分I/O标准的其中一端来使用，或者是差分信号中的参考电压信号。所有的I/O都可以支持单端或者差分信号的，但是对于HSTL-12 Class 2标准，只有纵向的两排I/O支持。

4）配置：JTAG的配置管脚是单独使用，而其他的AS或者PS下载得，都可以配置成普通的I/O来使用（如果在不使用这种模式来进行配置fpga的情况下），MSEL这种硬件配置的管脚也是单独使用的。

读完了这些文档，大概对fpga的管脚和I/O标准有了一定的了解，fpga要想和其他外设相连并且正常工作，比如这个系统的DDR2芯片和88e1111芯片，那么首先要保证fpga 的内核电源和接地的稳定，同时时钟也要必要的。这些完成后，正常的fpga配置外围电路要做好，fpga才能下载和工作。最后，对于不同的外设的I/O标准，要把FPGA的I/O管脚资源的电压和标准选择好，才能正确的控制外设芯片，与之通信。

下面，就按照上面三大块需求，完成这个系统的原理图设计，其中对于各种I/O标准的连接和设计，需要参考AN447这篇技术文档。