【再说FPGA】一个TFT4.3的话题—有图有真相《三》
加工太慢了，今天才拿到板子，中午用休息的时间焊接了一些元件，但是关键的电源芯片AP1084D33和TPS61040芯片没有买到还是不能加电调试，正好明天有同事要去电子市场买东西托他给我带回来还可以。先不说这些了，上点图片吧。
发表于 2013/1/28 20:50:04
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【再说FPGA】一个TFT4.3的话题《一》
闲来没事就画了一个板来玩......今天投板了.......上上点图供大家看看...有什么给指点一下......一个TFT4.3的驱动板....主控是CPLD
发表于 2013/1/17 23:09:34
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【技术分享】常见逻辑电平标准
TTL:“1”表示大于2V，“0”表示小于0.8V;COMS:“1”表示大于3.5V，“0”表示小于1V;RS232:“1”表示-5V~-15V(负逻辑)，“0”表示+5V到+15V。TTL电平的VIH/VIL一般是2V/0.8V,VOH/VOL一般是&nb
发表于 2013/1/1 12:04:42
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【再话FPGA】在xilinx中PCIe IP Core使用方法
采用XilinxVirtex-5XC5VSX50T-FF1136FPGA或者XilinxVirtex-5XC5VSX95T-FF1136的板子。采用ISE13.2环境。步骤：一、建立一个ISE工程：BMDfor
发表于 2013/1/1 10:32:40
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【再说FPGA】ALTERA如何用JTAG模式烧写EPCS
学习xilinx后，发现xilinx的FPGA芯片在硬件设计的时候只要JTAG口，看上去很简洁，很方便。以前在做ALTERA的设计的时候老要弄两个接口：JTAG和AS，经过学习发现，AS是可以省略掉的。现在我来学习一个用JTAG烧写EPCS的方法：&n
发表于 2012/12/28 23:13:06
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FPGA知识百问
下面分享"FPGA知识百问.pdf",详见附件可编程逻辑器件应用设计技巧百问1．么是.scf？答：SCF文件是MAXPLUSII的仿真文件,可以在MP2中新建.2．用Altera_Cpld作了一个186（主CPU）控制sdram的
发表于 2012/12/2 9:02:55
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FPGA网站大全
现在加上我受益匪浅的xilinx公司主页，上面很多资料，研究生期间的很多设计都参考了，xilinx的参考设计；PS:大家装的ISE文件夹下面的documents文件夹下面就有很多资料呵呵http://china.xilinx.com/http://www.xilinx.com/1.OPENCORES.ORG这里提供非常多，非常好的
发表于 2012/11/28 22:36:02
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xilinx原语使用文献
原语,即primitive.不同的厂商,原语不同;同一家的FPGA,不同型号的芯片,可以也不一样;原语类似最底层的描述方法.使用原语的好处,可以直接例化使用,不用定制IP;即可通过复制原语的语句,然后例化IP,就可使用;题外话,Altera和Xilinx在例化IP使用时,所用方法不同.Altera
发表于 2012/11/24 10:20:00
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在编写Verilog的时候一点看法
在编写Verilog的时候一点看法：每个人的代码风格都可能不一样，但是好的代码风格会给自己和同事带去很大的方便，也许大家刚开始没有注意到这点。再过了很长的时候后你回过头来看你的代码架构不会那么乱，一看你的模块就知道你的是什么功能和实现的方法，很容易就切入到
发表于 2012/10/18 22:16:52
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有这么一个好文档“FPGA/CPLD数字电路设计经验分享”
1数字电路设计中的几个基本概念：1.1建立时间和保持时间：建立时间（setuptime）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（holdtime）是指在触发器的
发表于 2012/10/16 22:49:51
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【赛灵思FPGA】求ZedBoard试用测评指点....
琢磨了一下......ZedBoard上有一个网口...有人测试没有.....以前在SP6上面用过8e1111的，建立的EDK....,昨天折腾了半天下了一个ISE14.1，今天中午利用休息的时间试着建立一个znyq的工程...居然在选择器件的时候没有这个系列......想请问一下。在测试网口的时候大家用的
发表于 2012/10/16 20:41:56
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