前面已经做了不少铺垫工作，包括用PL实现vga测试、IP核的结构和文件组织等。今天把新建vga测试IP核的整个流程整理记录一下。由于我没用做过全流程的教程，总是引用其他前辈的文章，今天打算做一个完整的文档。

主要目的：学习AXI Lite IP核的新建和调用，同时给出了一个完整的开发流程。

目录：

1、硬件平台的搭建

1.1、创建新工程

1.2、创建PS系统（ARM A9核）

1.3、创建PL系统（vga 测试IP核）

1.3.1、利用向导新建IP核

1.3.2、设计逻辑代码

1.3.4、将IP核和PS通过AXI总线连接起来

1.4、硬件平台的综合、实现、生成比特流

1.5、将硬件信息导入到SDK

2、软件设计

2.1、新建工程

2.2、设计代码

2.3、下载bitstream和软件可执行代码，运行，并测试。

由于时间有限，本文暂时进行完毕1.2，还没有开始创建IP核，对新建IP核感兴趣的，就不用浪费时间了，等下一篇吧。

1、硬件平台的搭建

1.1、创建新工程

1.1.1、打开PlanAhead，进入到欢迎画面：

1.1.2、选择“Create New Pro...”选项，进入新建工程向导，弹出如下图所示的对话框。可以看一下提示信息，大意是说整个向导做了哪些工作。

1.1.3、点击Next，进入到下一步，输入工程名、选择存储位置，我设置的效果如下图所示：

1.1.4、稍微看一下上图红色方框内的说明：向导自动创建了一个和工程名相同的工程文件夹，所以，整个工程最终的存储路径为：“E:/Xilinx/new_ip_test”。继续点击Next，弹出下图所示的对话框：

1.1.5、在该处指定工程的类型，我这里选的是RTL Project，并且没有勾选绿色椭圆内的选项（暂时不指定源文件），如果勾选了该选项，将自动跳过选择源文件的几个步骤，直接进入

点击next，进入下一界面：

1.1.6、显然，这个对话框用来添加HDL源文件或者是网表文件，我没有使用任何源文件，所以直接进入下一步：

1.1.7、添加已有的IP界面，仍然是跳过，进入下一步：

1.1.8、添加用户约束文件界面，仍旧是跳过，这里倒是可以把ZedBoard官方约束文件加进来，但是我选择在后面用另一种方法加进来，这是因为，如果在1.1.5中，勾选了“Do not specify source file at this time”选项，本步骤会被跳过。跳过后进入到下图所示的界面，选择板子或者芯片。

1.1.9、为了快捷起见，之间在Specify一栏选择Boards，在Filter一栏的Family下拉菜单中选择Zynq-7000，利用这两个筛选条件就找到了我们要用的开发板。虽然出现的是官方的Zynq ZC702，但ZedBoard和Zynq ZC702的开发流程是完全相同的，不用担心。选择芯片和开发板后的效果图如下：如果自己手动选的话，注意封装参数和芯片速度选项。设置完毕后进入下一步：

1.1.10、新建工程信息摘要，简单汇总了我们前面所做的选择，Finish完成工程的新建。

工程新建完毕后进入下图所示的界面，下一步开始加入PS模块。

1.2、创建PS系统（ARM A9核）

1.2.1、如下图所示，在上图红框内空白处，单击鼠标右键，在弹出的菜单中选择“Add Sources”：

1.2.2、选择“Add Sources”后，弹出下图所示的对话框：选择“Add or Create Embedded Sources”，然后点击Next。

1.2.3、在这一步，我们要创建一个新的子设计：

1.2.4、点击Create Sub-Design后，进入下图所示的界面：

为新建的嵌入式资源命名为cpu，点击OK，返回，发现多出红框指示的内容，表明新建完成。点击Finish，软件开始创建ARM核。

1.2.5、由于我们是第一次新建模块，所以PlanAhead会弹出下图所示的对话框，询问是否需要用向导建立新的XPS工程。

1.2.6、选Yes，下面一直用默认参数就可以了。

->

->

到了这一步，由于没有用到其他外设，所以把默认的这两个IP核都去掉，方法：选中后左键单击Remove，设置完毕后效果为：

1.2.7、点击Finish就可以了，进度条结束后就会自动进入XPS：

1.2.8、对PS进行配置

灰色部分和白色部分都是不可编程的，彩色部分是可以配置的，这里我一般都会偷懒地选择官方提供的ZedBoard配置文件，而没有自己手动一项项设置，后面有需要再根据需要设置。点击Import按钮，将配置文件添加进来，选中后点击OK。

弹出对话框提示配置信息将会改变，是否继续，当然是Yes。

完了等一会，配置PS的工作就结束了。

写到这，发现文章已经比较长了，而且也有点晚了，看来要做成系列了，明天继续吧。