巧用Altium Designer SCH导出FPGA引脚分配
过去蛋疼的手动一个个分配FPGA的引脚，最近才发现自己是多么的可笑！！！AltiumDesiger必然能输出引脚分配的网表啊，那岂不是只要导出顶层FPGA电路的Netlist，就可以得到FPGAIO的引脚分配？？？？事实上的确如此！！！如下图所示：在Design→NeetlistforDocument→Veril
发表于 2014/4/5 9:26:33
阅读（7978）
