Okay，前面CMOS视频流的采集中，我们已经得到了以下视频流：

（1） cmos_frame_vsync：采集后的帧有效信号

（2） cmos_frame_href：采集后的行有效信号

（3） cmos_frame_clken：像素数据读取使能信号

（4） cmos_frame_data：16Bit RGB565像素数据

关于Bingo优化后的“不完全内部乒乓机制”的SDRAM控制器的使用，前面已经完整的介绍了。其实我们需要关心的只是WR_FIFO的写入使能信号，与数据。同时写入时钟为cmos_pclk，这部分的例化如下所示：

结合前面设计好的基于SDRAM的VGA控制器，我们将VGAData_Simulate替换为CMOS_Capture采集的数据，通过WR_FIFO输入接口的配置，即轻松愉快的完成了CMOS视频采集显示的架构，RTL图如下所示：

此时OV7725工作在24MHz，CMOS_PCLK为24MHz，SDRAM控制时钟为100MHz，SDRAM的驱动时钟为相位偏移后的100MHz，VGA的扫描时钟为25MHz，分辨率为640*480@60Hz。带PLL的全局时钟管理模块例化如下所示：

进行必要的引脚分配等，最后全编译，下载测试，完成最后的步骤，我们终于通过OV7725实现了CMOS摄像头数据采集，开启了视频图像VIP的路程，如下图所示，为Bingo在演示时捕获的图像（当然由于相机拍摄VGA的缘故影响了画质，实际显示的视频更好）：