LVDS原理及设计指南

发表于 2014/9/22 22:35:04 阅读（5781）

LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB 线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。
IEEE 在两个标准中对LVDS 信号进行了定义。ANSI/TIA/E IA -644 中，推荐最大速率为655Mbps ，理论极限速率为1.923Gbps（新版本中，比如NS已经做到2.5G了）

一、LVDS组成

LVDS 信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。

（1）差分信号发送器：将非平衡传输的TTL 信号转换成平衡传输的LVDS 信号。

（2）差分信号接收器：将平衡传输的LVDS 信号转换成非平衡传输的TTL 信号。

（3）差分信号互联器：包括联接线（电缆或者PCB 走线），终端匹配电阻。按照IEEE 规定，电阻为100 欧。我们通常选择为100 ，120 欧。

二、 LVDS信号电平特性（电流驱动--电压接收--共模电压由0-2.4v直流偏置，典型为1.2v--差模电压：350mv由驱动电流提供-）

LVDS 物理接口使用1.2V 偏置电压作为基准（共模直流电压），提供大约350mV 摆幅（差模电压）。

LVDS 驱动器由一个驱动差分线对的电流源组成（通常电流为3.5mA（100R）），

LVD S 接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过10 0 Ω　的匹配电阻，并在接收器的输入端产生大约350mV 的电压。

电流源为恒流特性，终端电阻在100 ――120 欧姆之间，则电压摆动幅度为：3.5mA * 100 = 350mV；3.5mA * 120 = 420m V 。

由逻辑“0 ”电平变化到逻辑“1 ”电平是需要时间的。
由于LVDS 信号物理电平变化在0 .85――1.55V之间，其由逻辑“0”电平到逻辑“1 ”。电平变化的时间比TTL 电平要快得多，所以LVDS 更适合用来传输高速变化信号。其低压特点，功耗也低

三、抗干扰性：

0--1电平表示：当输出V+=350MA电流，V-=0ma电流--那么输出的为高电平（在接收端的匹配电阻转换为电压值350mv），反之为低电平

摆幅VOD=共模差值350MV

在实际线路传输中，：

（1）V+总电流=A(交流350MA)+D(直流1.2V/100=12MA)-----当然了，最主要的还是差模电压的交流信号

（2）V-总电流=A(交流 0MA)+D(直流1.2V/100=12MA)-----当然了，最主要的还是差模电压的交流信号

差值--（在100欧姆上的电压）=[（350+12）-（0+12）]*100=0.35*100=0.35v=350mv

线路存在干扰，并且同时出现在差分线对上，

（1）V+总电流=A(交流350MA)+D(直流1.2V/100=12MA) +G(干扰8ma)-----当然了，最主要的还是差模电压的交流信号

（2）V-总电流=A(交流 0MA)+D(直流1.2V/100=12MA）+G(干扰8ma)-----当然了，最主要的还是差模电压的交流信号

差值--（在100欧姆上的电压）=[（350+12+8）-（0+12+8）]*100=0.35*100=0.35v=350mv（由于干扰是加在差分线上的所以相等抵消了），噪声被抑止掉。
上述可以形象理解差分方式抑止噪声的能力。在实际芯片中，是在噪声容限内，采用“比较”及“量化”来处理的。

LVDS 接收器可以承受至少±1V 的驱动器与接收器之间的地的电压变化。由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，在接收器的输入端相对于接收器的地是共模电压。这个共模范围是：+0.2V～+2.2 V 。建议接收器的输入电压范围为：0V～+2.4V

四、耦合方式---AC(交流)--DC（直流）

直流耦合方式：---耦合电容---匹配电阻--

由于在接收器的输入端相对于接收器的地是共模电压。这个共模范围是：+0.2V～+2.2 V

即：直流偏置电压要求不高：+0.2V～+2.2 V都可以---

所以--可以直接使用源端的直流偏置电压--即无论是高速低速--板间、板内-最好都使用直流耦合方式

但是当---干扰很大的板间---直流偏置不在范围内的则采用交流耦合

交流耦合方式：---耦合电容---匹配电阻--偏置电压

（要加直流偏置电压--V_BIAS,若芯片内部不提供直流偏置的话要在外面接成这个样子，而不能只是简单的匹配电阻了）