湘攸客

按照riple的说法在QuartusIIshell下解析tclscript中的tkwidget需要添加init_tk命令，但是不知道是添加的方式不对、还是语法问题或者是解析的方式问题，导致error：Error:"invalidcommandname“init_tk”"

昨天遇到的VirtualJtag调试GUI界面化的问题终于解决了，riple的方向是正确的，tclscript开始要加init_tk，结束要加退出前等待，但是对于该等待命令我从Altera的AE得到了一个跟riple不同的命令，即tkwait，不管了只要能达到目的就行。&nbs

VisualTclBinary是Tristan为可视化开发工具VisualTcl写的几个重要扩展插件，并改进了部分代码之后打包而成的。使用这个工具可以来打包你的Tcl/Tk程序，发布为一个单独的可执行文件，里面包括大部分平时编程所需要的Tcl/Tk扩展。&nb

Tcl/TK中可以用bind进行命令绑定，最近小试了一下，复杂的不会，弄几个简单的例子：bind.t{.tdelete1.0end};##绑定鼠标中键为清除textbind.t{.tdelete1.0end};##绑定Ctrl+A键为清除text;###双击鼠标左键在entry里插入相应的内容

调试串口的时候需要超级终端或者从网上找串口调试精灵，既然TCL可以实现串口调试，何不那tcl弄一个串口调试精灵，说干就干：图一：串口打开接收数据图二：串口关闭停止接收数据GUI上单个按钮实现开启关闭串口！！！增加一个十六进制显示控制的checkbutton：

控制FPGA上电、配置以及初始化时间有些系统有上电顺序要求，这里要讨论的不是各种电源的上电顺序（电源上电顺序可以通过电源管理芯片实现），而是如何控制系统中不同主芯片开始工作的顺序。比如这么一个系统，硬件设计为PCI的插卡，板卡

FPGA的验证调试，仿真喜欢使用ModelSim，调试喜欢使用Altera的SiganlTapII。最近有个板子由于在硬件设计的时候没有预留JTAG，导致无法使用SignalTapII，调试的时候只能借助示波器。偶尔研究使用了下SignalProbe，简单地说，SignalProbe就是将内部node引到外部pin上。&nb

format：根据一组格式说明来格式化字符串，此命令不会改变被操作字符串的内容。语法：formatspecvalue1value2...&

{}花括号，又叫大括号，英文叫brace或者curlybrace在给VJ写TCL的时候用了一条if判断语句，弄半天没解析成功，费了好大劲才发现问题出在了花括号的使用上。举例说明第一种正确的写法：if{$counter1==9}{puts"遇到数字9退出本次循环"}else{puts&quo

在使用SignalTapII的时候经常碰到两类问题，一类问题是有时候有些节点在nodefind里找不到，也就是说无法添加到SignalTapII的检测窗口；另一类问题是添加进去的节点显示红色，编译加载后也无法正常监测。&n

在最后，我觉得有必要介绍下ModelSim的配置文件Modelsim.ini文件。1、是ModelSim使用的ASCII文件，由用户控制；2、ModelSim安装后，在安装目录下默认产生此文件；3、modelsim.ini文件被编译器以及仿真器使用；4、该文件存储一些初始化信息：1）、库的位置信息；2）、软

在(1)中介绍了提取库的具体步骤，但是到底应该提取那些库呢？下面来介绍。总的来说一般分为2中库，即用于功能仿真的功能库，和用于时序仿真的器件库。而由于语言的不同，有分为基于VHDL的库和基于Verilog的库。ModelsimSE提取Altera库：(注意某些库的编译顺

“我所采用的ModelSim仿真流程（1）”一文中采用的方法是一种“半自动化”的方式，为了“全自动”进行仿真，可以建立一个批处理文件来一键完成整个流程。具体做法是先建立2个在（1）文中那样的do文件，再建立一个batch文件。而该ba

仿真的过程：1、在ModelSim中建立仿真工程，添加源文件（包括测试激励testbench）到工程；2、编译工程；3、创建仿真Tcl文件，本人喜欢建立两个do文件，一个叫sim.do另一个叫wave.do。sim.do列出仿真命令，并调用wave.do文件，wave.do添加想要观测的信