基于FPGA的TDC那些事之三大难题

王敏志

概述

利用逻辑来实现TDC功能面临几个难题，本文主要探讨其中最重要的三个方面。如何解决这三大难题，其实就是如何在FPGA内实现TDC功能的问题。

难题之一

Logic Cell Delay Time Difference，即逻辑走线延时差异。因为编译器（比如ALTERA的Quartus II）会将逻辑“随机”的布局布线到FPGA内部的任何地方，所以逻辑路径不容易被预估。其实这个问题就是如何在FPGA内实现延时链的问题，如果手动布线，那工作量很繁重，而且最终效果还不一定理想。解决的办法就是利用ALTERA的Cascade Chain、Carry Chain和Register阵列等。LE具体结构在文章《基于FPGA的TDC那些事之设计资源LAB》中有详细描述。如图1所示，可以利用LE或者ALM内的那些“链”资源将众多LE“串”起来，从而达到实现延时链的目的。

图1：利用逻辑内的“链”将逻辑单元串起来

难题之二

Delay Time Change With Temperature，即逻辑单元的延时时间会随着温度的变化而变化，其实同时还可能会随着FPGA的供电电压的变化而变化。这个问题，这里不作展开介绍了，详细情况请参看《基于FPGA的TDC那些事之自动校准》。

难题之三

Bin Width Variation，FPGA逻辑实现的Delay Line延时单元的延时时间收敛性不是特别理想，图2是实际测量的结果，延时链上延时单元的延时时间变动范围从二十几皮秒到一百七十几皮秒，故需要进行平滑。

图2：实测延时链BIN宽

前面说了图2所示测得的BIN宽一致性（uniformity）不是很完美，需要进一步提高。而且笔者在之前的文章中也大概总结了图2所示BIN宽的规律，即每八个BIN有一个BIN宽到达100ps左右，而每16个BIN有一个BIN宽达到140ps左右，剩下的都低于60ps（绝大部分低于40ps），由于这种超大BIN的存在，所以TDC的精度就由这些BIN来决定了，所以精度会很难提高，那么是什么原因造成这种“ultra-wide”的BIN呢？

《基于FPGA的TDC那些事之设计资源LAB》一文有介绍LAB的结构，如果是LE组成的LAB，那么是16个LE组成一个LAB，其中LAB内部前八个LE和后八个LE之间有一定物理距离；同样ALM组成的LAB有类似的间隔，如图3所示。

图3：LAB内部以及LAB之间的间隔

其实如果我们通过TimeQuest去查看这条延时链的路径的话，会看到类似图2所示的结论的，如图4所示。看第二列的“Incr”时间，和图2中的规律一模一样，只是TQ报告出来的时间比较理想化，除了Ultra-Wide点，其他点都是51ps。

图4：TimeQuest中看到的延时链路径

回到问题，关键是如何解决这种由于Ultra-Wide造成的这种不一致性呢？有人发明一种叫做“Wave Union”模块利用延时链的不一致性来让其自我切割，从而达到平衡其BIN宽的目的。一般的“HIT”只有一个上升沿，HIT进入链内，假如正好落入Ultra-Wide BIN，TDC这时候是不会知道HIT在此BIN内的微小移动。有了Wave Union模块，每个HIT会产生多个沿在延时链内传递，可以设计各沿之间的间隔（已知因素），所以当上述情况发生，其他沿就会移出那些小的BIN。所以当信号移动很小距离的时候，就相当于其它一个或多个沿从其原始BIN中移出，如图5所示。使用越多的沿，那么TDC的灵敏度就越高，TDC的精度也就越高。

图5：Wave Union理论

在《基于FPGA的TDC那些事之精度》一文中笔者给出了自己实测的经过双沿切割之后的测量结果，这里摘录一下，如图6所示。

图6：原始TDC的BIN和经过Wave Union平衡后的BIN

结论

本文着重讨论了使用逻辑实现TDC的三个难题，同时给出了解决这些难题的方法。