做实验与做开发【转黄老师的网络书场】
今天一位本科的小同学来问我：老师，为什么我把书上的实验都做了一遍了，还是不懂怎么去设计呢？我的答案是：很正常，即使你做100遍你依然不会做开发。原因很简单，现在这些书上的实验都是验证性实验，而不是开放性实验。说白了就是领着你把流程走一遍，让
发表于 2012/5/3 9:32:27
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赛灵思重磅推出Vivado，驰骋“All Programmable”新天地！
Vivado恰逢其时地震撼登场赛灵思称为“可编程颠覆之作”——Vivado设计套件于4月25日终于震撼登场。Vivado，赛灵思最新推出的、面向未来十年、替换ISE的设计套件。工程师都熟悉了赛灵思早在1997年推出的ISE设计套件。ISE套件采用了当时非常具有创新
发表于 2012/4/26 10:34:00
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看看大佬都在讲什么？-----赛灵思推出 Vivado 设计套件之客户引言
自从四年前赛灵思开始Vivado设计套件的开发工作以来，就一直与数百家赛灵思联盟计划成员和客户保持密切联系，力求让新发布的工具达到成熟状态。每个成员都发挥了积极作用，确保赛灵思能够推出一款真正提高生产力的工具套件，帮助客户突破在新一代“AllProgrammable
发表于 2012/4/26 8:40:36
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【转】私有云架构之分析
每个人都有自己的想法，云计算在每个人眼中都是不同的。但是大家对于云计算很多方面都有一定的共识，比如三层架构(SaaS，PaaS和IaaS)。除了三层架构外，大家也都认为云可以被分为三种：公有云，私有云和混合云。对于云的好处
发表于 2012/4/20 9:02:29
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物联网区别于云计算技术的几大看点分析
物联网和云计算在很多方面有对等的可比性，例如，云计算有SPI(即SaaS、PaaS、IaaS)三层的划分，物联网也有DCM(即感知层、传输层、应用层)的三层划分。美国NIST(美国国家标准技术研究院)把云计算的部署模式分为共有云、私有云、社区
发表于 2012/4/20 9:00:52
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安捷伦推出63GHz全球最快实时示波器， 夯实高端示波器领先地位
很长一段时间，在示波器领域，安捷伦、泰克、力科呈现三足鼎立局面。据PrimeData数据显示，2002年-2010年，示波器市场平均增长3.5%，而安捷伦的市场增长高达10.6%，位居榜首。近日，Frost&Sullivan授予安捷伦科技公司2011年全球年度最佳公司奖。在高端示波器领域，
发表于 2012/4/18 17:08:07
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Synopsys开辟IP产业新领域，推出SoundWave音频子系统！
不断变化、不断细分和更加专业化的市场，，导致产品的生命周期越来越短，客户不断追求产品上市时间；随着集成电路规模和复杂性的增加，基于IP（IntellectualProperty，知识产权）复用技术的设计方法已成为弥补设计生产效率和芯片密度之间的差距以及快速进入市场的最有效
发表于 2012/4/17 10:03:09
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Pericom专注高速串行连接技术 谋求嵌入式领域大发展
业界正从传统的并行通信标准向全新的高速串行接口技术迈进，以满足高性能系统设计的需求。这种转变正在影响着产业链上的每个环节，同时也影响着芯片、封装、板级甚至整个系统的设计。据了解，Intel和ADM两个CPU厂商的最新一代的计算和服务器芯片组已经整合了最新的高速
发表于 2012/4/11 16:55:27
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【转】如何解决目录改变时，Nios II project无法编译的问题? (SOC) (Nios II) (DE2-70)
Abstract若我们从网络上下载范例程序，或者从书上的光盘将范例程序复制到硬盘时，只要是QuartusII版本正确，都可以正常地开启QuartusIIproject并且编译之，但NiosIIproject却常常虽然能开启，却无法正常编译，本文讨论其rootcause并提出解决方式。Introduction使用环境
发表于 2012/4/11 9:46:27
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【转】FPGA，还是ASIC？
在新产品开发的阶段，时间往往是决定性的因素。更快速的进入市场通常意味着更短时间内获得预期的投资回报。由于FPGA具有快速、灵活的系统设计验证能力，可以确保尽可能快的缩短新产品上市时间，为用户赢得市场竞争先机。在产品开发初期，使用FPGA通常会是个十分合理的选
发表于 2012/4/5 16:56:40
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你提问，特权答，还有特权新书拿！！
ChinaAET网站的“FPGA/CPLD小组”正在举行“你提问，特权答，还有特权新书拿！！”活动，欢迎广大网友热情参与！活动请见：http://group.chinaaet.com/273
发表于 2012/4/1 10:06:49
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【转】如何测量位于DC信号顶部的低压AC信号？
如果使用有源探头，可使用探头的偏置控制功能，去掉DC成分。差分探头，泰克提供了一种称为DC抑制(DCReject)的功能，它自动生成内部偏置，抵消信号的DC成分。在使用低衰减无源探头时，用户应使用示波器上的AC耦合功能封锁DC成分，只显示AC信号
发表于 2012/3/31 15:06:08
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【转帖】Verilog综合时wire与reg如何防止被优化(1)
Abstract撰写Verilog时，虽然每个module都会先用ModelSim或QuartusII自带的simulator仿真过，但真的将每个module合并时，一些不可预期的『run-time』问题可能才一一浮现，这时得靠SignalTapII来帮忙debug。Introduction使用环境：QuartusII8.0+DE2-70(CycloneIIEP2C70F8
发表于 2012/3/16 16:50:39
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Altera保持40nm高端FPGA优势 率先推出含28Gbps收发器的28nm高性能新器件
在40nm工艺节点，Altera率先推出高端FPGA占领市场。在28nm工艺节点，Altera保持其优势，在3月7日，Altera宣布开始交付业界第一款高性能28nmFPGA量产芯片—StratixVFPGA。该系列FPGA目前已有8个型号开始量产。Altera于2011年4月开始发售业界第一款高端28nmFPGA工程
发表于 2012/3/14 16:47:36
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