Abstract
撰写Verilog时，虽然每个module都会先用ModelSim或Quartus II自带的simulator仿真过，但真的将每个module合并时，一些不可预期的『run-time』问题可能才一一浮现，这时得靠SignalTap II来帮忙debug。

Introduction
使用环境：Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F896C6N)

实际使用SignalTap II时，会发现有些reg与wire可以观察，有些又无法观察，在(原创) 如何使用SignalTap II观察reg值? (IC Design) (Quartus II) (SignalTap II) (Verilog)中，我利用将reg接到top module的方式来观察reg，虽然可行，但老实说并不是很好的方式。当初有网友发表评论，说这是因为reg被Quartus II优化掉不见了，导致无法使用SignalTap II观察，本文整理出完整的reg与wire观察方法。

观察reg
如同(原创) 如何使用SignalTap II观察reg值? (IC Design) (Quartus II) (SignalTap II) (Verilog)的范例，我再重复一次。

SSignalTapII_register_not_preserve.v / Verilog

1 /*
2 (C) OOMusou 2008http://oomusou.cnblogs.com
3
4 Filename : SignalTapII_register_not_preserve.v
5 Compiler : Quartus II 8.0
6 Description : Demo how to preserve register with SingalTap II
7 Release : 10/17/2008 1.0
8 */
9
10 module SignalTapII_register_not_preserve (
11 input iCLK,
12 input iRST_N
13 );
14
15 reg [3:0] cnt;
16
17 always@(posedge iCLK, negedge iRST_N) begin
18 if (!iRST_N)
19 cnt <= 4'h0;
20 else
21 cnt <= cnt + 4'h1;
22 end
23
24 endmodule

这是个很简单的计数器，我故意让cnt不做output，而想用SignalTap II去观察cnt这个reg的值。

cnt都是0，显然不合理，表示SignalTap II无法capture cnt这个reg的值。为什么会这样呢?

若我们将SignalTap II拿掉，重新用Quartus II编译，观察其compilation report，显示register为0。

观察RTL Viewer的合成结果，真的没有register!!

这证明了一件事情，Quartus II在合成时，发现cnt并没有需要output，而自动优化不合成cnt，导致SignalTap II无法观察reg，不过有时为了debug方便，我们就是想观察这种reg，有办法让Quartus II暂时不要启动优化吗?

使用Synthesis Attribute避免优化

SignalTapII_register_preserve.v / Verilog

1 /*
2 (C) OOMusou 2008http://oomusou.cnblogs.com
3
4 Filename : SignalTapII_register_preserve.v
5 Compiler : Quartus II 8.0
6 Description : Demo how to preserve register in SignalTap II
7 Release : 10/17/2008 1.0
8 */
9
10 module SignalTapII_register_preserve (
11 input iCLK,
12 input iRST_N
13 )
14
15 reg [3:0] cnt /*synthesis noprune*/;
16
17 always@(posedge iCLK, negedge iRST_N) begin
18 if (!iRST_N)
19 cnt <= 4'h0;
20 else
21 cnt <= cnt + 4'h1;
22 end
23
24 endmodule

15行

reg [3:0] cnt /*synthesis noprune*/;

多了/*synthesis noprune*/这个synthesis attribute，指示Quartus II不要对cnt做优化，保留此register以供SignalTap II观察，注意必须写在分号前面，不能如下写在分号后面。

reg [3:0] cnt;/*synthesis noprune*/ //错!!

编译后，SignalTap II就能顺利的观察到cnt的值!!重点是不需改top module的interface，只需对想观察的reg加上synthesis attribute即可。

Quartus II也支持Verilog 2001的语法

1 /*
2 (C) OOMusou 2008http://oomusou.cnblogs.com
3
4 Filename : SignalTapII_register_preserve.v
5 Compiler : Quartus II 8.0
6 Description : Demo how to preserve register in SignalTap II
7 Release : 10/17/2008 1.0
8 */
9
10 module SignalTapII_register_preserve (
11 input iCLK,
12 input iRST_N
13 );
14
15 // Verilog 2001
16 //(*noprune*) reg [3:0] cnt;
17
18 always@(posedge iCLK, negedge iRST_N) begin
19 if (!iRST_N)
20 cnt <= 4'h0;
21 else
22 cnt <= cnt + 4'h1;
23 end
24
25 endmodule

16行

(*noprune*) reg [3:0] cnt;

这是Verilog 2001的语法，Quartus II 8.0也能看得懂。

若希望整个module的reg都不被优化，可将synthesis attribute放在module。

1 /*
2 (C) OOMusou 2008http://oomusou.cnblogs.com
3
4 Filename : SignalTapII_register_preserve.v
5 Compiler : Quartus II 8.0
6 Description : Demo how to preserve register in SignalTap II
7 Release : 10/17/2008 1.0
8 */
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10 module SignalTapII_register_preserve (
11 input iCLK,
12 input iRST_N
13 ) /*synthesis noprune*/;
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15 reg [3:0] cnt;
16
17 always@(posedge iCLK, negedge iRST_N) begin
18 if (!iRST_N)
19 cnt <= 4'h0;
20 else
21 cnt <= cnt + 4'h1;
22 end
23
24 endmodule

13行

module SignalTapII_register_preserve (
input iCLK,
input iRST_N
//);
) /*synthesis noprune*/;

将/*synthesis noprune*/放在module，这样整个module的reg将不被优化，不用再一一指定。

另外一个与reg相关的Synthesis Attribute：/*synthesis preserve*/
跟reg相关的attribute，除了/*synthesis noprune*/可用，还有一个/*synthesis preserve*/可用，两者的差异在于：

/*synthesis noprune*/避免Quartus II优化掉没output的reg。

/*synthesis preserve*/避免Quartus II将reg优化为常数，或者合并重复的reg。

也可以使用Verilog 2001的写法

//(*preserve*) reg [3:0] cnt;

或者整个module的写法

module SignalTapII_register_preserve (
input iCLK,
input iRST_N