锁相环的fpga实现
参考《全国大学生电子设计竞赛教程--基于TI器件的设计方法》P248页modulebit_syn_extraction(inputclk,inputcode_in,outputbs_out);wireclk_1;wiresig_div_out;wired_inst45;wirecode_diff_out;sig_diffsig_diff_inst(.code_in(code_in),//inputcode_in_sig
发表于 2015/2/2 17:42:55
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VHDL+Verilog]良好的代码编写风格（二十五条）（转）
良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编
发表于 2014/11/11 20:23:55
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System Verilog学习笔记
之前用到是Verilog但是写过一段时间发现同一个模块同和几次几次结果都不一样有时之前是好的但是之后再次编译时发现功能和之前的不一样最后发现综合出来的东西和之前不一样这是由于verilog语法不严谨（初学者不好把握没有几年的功底这个是写不好
发表于 2014/11/11 17:15:04
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算是第一次写博文吧
这或许是我第一发博文，以前搞过的事也就在QQ空间发一些东西，但更多的却是转载orcopypaste，自己写的东西确实很少。开始进入主题吧！我是一名学生，至少在写这篇文章的时候是的。我呢？目前在学习和使用fpga做一些东西--要参加电
发表于 2014/11/3 2:39:16
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