《Xilinx FPGA设计权威指南》实验
从零开始学习zedboard错误:《Xilinx FPGA设计权威指南》实验lab3,进行到自定义AXI LED_IP核时,通过系统自动配置总线端口,出现ASSOCIATED_BUSIF未定义的错误。解决方案:定义时钟口aclk的参数一栏,...
发表于 2016/10/23 19:08:36
阅读(2952)
Copyright © 2005-2020 kaiyun官方注册版权所有京ICP备10017138号